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25选7 开奖结果:Vivado软件仿真DDS核的过程中应该注意的问题

? 2018年07月13日 08:32 ? 次阅读

新疆25选7走势 www.ve66b.cn 本人需要利用Vivado软件中的DDS核生成一个正弦信号。由于后期还要生成线性调频信号,如果直接编写代码生成比特流文件下载到板子上进行验证会使工作的效率大大下降,所有想利用Vivado软件功能仿真,这样可以极大的提高效率。Vivado软件自带仿真功能,不需要对IP核进行特别的处理,所以很方便。

DDS核的基本原理,看以下一个链接: https://www.xilinx.com/support/documentaTIon/ip_documentaTIon/dds_compil.。。

此处对DDS核的配置如下:DDS核命名DDS_Signal

Vivado软件仿真DDS核的过程中应该注意的问题

Vivado软件仿真DDS核的过程中应该注意的问题

Vivado软件仿真DDS核的过程中应该注意的问题

注意:上图中红色标记是更改的配置的参数,其他都默认设置。

生成DDS核后,自己利用Verilog写了一个很简单的测试平台,频率控制字配置好。

`TImescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////

// Company:

// Engineer:

//

// Create Date: 2017/10/14 14:43:25

// Design Name:

// Module Name: Signal_DDS_tb

// Project Name:

// Target Devices:

// Tool Versions:

// DescripTIon:

//

// Dependencies:

//

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

//

//////////////////////////////////////////////////////////////////////////////////

module Signal_DDS_tb(

);

parameter PERIOD=10;

reg CLK=0;

always begin

#(PERIOD/2) CLK=~CLK;

end

reg s_axis_phase_tvalid = 1‘d1;

reg [31:0] s_axis_phase_tdata = 32’d42949673;//此处是频率控制字,生成1M的正余弦信号

wire m_axis_data_tvalid;

wire [31:0] m_axis_data_tdata;

DDS_Signal DDS_Signal_inst (

.aclk (CLK ), // input wire aclk

.s_axis_phase_tvalid (s_axis_phase_tvalid), // input wire s_axis_phase_tvalid

.s_axis_phase_tdata (s_axis_phase_tdata ), // input wire [31 : 0] s_axis_phase_tdata

.m_axis_data_tvalid (m_axis_data_tvalid ), // output wire m_axis_data_tvalid

.m_axis_data_tdata (m_axis_data_tdata ) // output wire [31 : 0] m_axis_data_tdata

);

endmodule

至此,认为任务完成,进行仿真。

仿真结果如下:

Vivado软件仿真DDS核的过程中应该注意的问题

输出的结果m_axis_data_tdata[31:0]的没有数据。

开始查找原因,抓取DDS核的输入是否正确即s_axis_phase_tvalid和s_axis_phase_tdata是否正确,抓取的结果如下:

Vivado软件仿真DDS核的过程中应该注意的问题

上图的中DDS核的输入不是绿色,而是橙色(目前还不知道橙色是什么,需要查资料)说明有问题,DDS核的输入没有拿到数据。

刚开始认为是IP库哪里没有配置对,于是决定下载到项目组正在调试的板子上进行验证程序是否有问题,将没有改动的代码下载到板子上进行调试,发现结果是正确的。

询问了单位中资历老师父也不知道为什么会出现这个问题。

后来发现DDS核有自己的testbench文件

Vivado软件仿真DDS核的过程中应该注意的问题

于是利用它的测试平台去测试这个IP。

--------------------------------------------------------------------------------

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-- liability of any use of Xilinx products in Critical

-- Applications, subject only to applicable laws and

-- regulations governing limitations on product liability.

--

-- THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS

-- PART OF THIS FILE AT ALL TIMES.

--------------------------------------------------------------------------------

-- Description:

-- This is an example testbench for the DDS Compiler IP core.

-- The testbench has been generated by Vivado to accompany the IP core

-- instance you have generated.

--

-- This testbench is for demonstration purposes only. See note below for

-- instructions on how to use it with your core.

--

-- See the DDS Compiler product guide for further information

-- about this core.

--

--------------------------------------------------------------------------------

-- Using this testbench

--

-- This testbench instantiates your generated DDS Compiler core

-- instance named “DDS_Signal”。

--

-- Use Vivado‘s Run Simulation flow to run this testbench. See the Vivado

-- documentation for details.

--------------------------------------------------------------------------------

library ieee;

use ieee.std_logic_1164.all;

use ieee.numeric_std.all;

use ieee.math_real.all;

entity tb_DDS_Signal is

end tb_DDS_Signal;

architecture tb of tb_DDS_Signal is

-----------------------------------------------------------------------

-- Timing constants

-----------------------------------------------------------------------

constant CLOCK_PERIOD : time := 100 ns;

constant T_HOLD : time := 10 ns;

constant T_STROBE : time := CLOCK_PERIOD - (1 ns);

-----------------------------------------------------------------------

-- DUT input signals

-----------------------------------------------------------------------

-- General inputs

signal aclk : std_logic := ’0‘; -- the master clock

-- Phase slave channel signals

signal s_axis_phase_tvalid : std_logic := ’0‘; -- payload is valid

signal s_axis_phase_tdata : std_logic_vector(31 downto 0) := (others =》 ’0‘); -- data payload

-- Data master channel signals

signal m_axis_data_tvalid : std_logic := ’0‘; -- payload is valid

signal m_axis_data_tdata : std_logic_vector(31 downto 0) := (others =》 ’0‘); -- data payload

-----------------------------------------------------------------------

-- Aliases for AXI channel TDATA and TUSER fields

-- These are a convenience for viewing data in a simulator waveform viewer.

-- If using ModelSim or Questa, add “-voptargs=+acc=n” to the vsim command

-- to prevent the simulator optimizing away these signals.

-----------------------------------------------------------------------

-- Phase slave channel alias signals

signal s_axis_phase_tdata_inc : std_logic_vector(31 downto 0) := (others =》 ’0‘);

-- Data master channel alias signals

signal m_axis_data_tdata_cosine : std_logic_vector(15 downto 0) := (others =》 ’0‘);

signal m_axis_data_tdata_sine : std_logic_vector(15 downto 0) := (others =》 ’0‘);

signal end_of_simulation : boolean := false;

begin

-----------------------------------------------------------------------

-- Instantiate the DUT

-----------------------------------------------------------------------

dut : entity work.DDS_Signal

port map (

aclk =》 aclk

,s_axis_phase_tvalid =》 s_axis_phase_tvalid

,s_axis_phase_tdata =》 s_axis_phase_tdata

,m_axis_data_tvalid =》 m_axis_data_tvalid

,m_axis_data_tdata =》 m_axis_data_tdata

);

-----------------------------------------------------------------------

-- Generate clock

-----------------------------------------------------------------------

clock_gen : process

begin

aclk 《= ’0‘;

if (end_of_simulation) then

wait;

else

wait for CLOCK_PERIOD;

loop

aclk 《= ’0‘;

wait for CLOCK_PERIOD/2;

aclk 《= ’1‘;

wait for CLOCK_PERIOD/2;

end loop;

end if;

end process clock_gen;

-----------------------------------------------------------------------

-- Generate inputs

-----------------------------------------------------------------------

stimuli : process

begin

-- Drive inputs T_HOLD time after rising edge of clock

wait until rising_edge(aclk);

wait for T_HOLD;

-- Input a constant phase increment each cycle, and run for long enough to produce 5 periods of outputs

for cycle in 0 to 159 loop

s_axis_phase_tvalid 《= ’1‘;

s_axis_phase_tdata 《= (others =》 ’0‘); -- set unused TDATA bits to zero

s_axis_phase_tdata(31 downto 0) 《= “00000010100011110101110000101001”; -- constant phase increment//频率控制字,需要改动的参数,原来为全为0

wait for CLOCK_PERIOD;

end loop;

s_axis_phase_tvalid 《= ’0‘;

-- End of test

end_of_simulation 《= true;

report “Not a real failure. Simulation finished successfully. Test completed successfully” severity failure;

wait;

end process stimuli;

-----------------------------------------------------------------------

-- Check outputs

-----------------------------------------------------------------------

check_outputs : process

variable check_ok : boolean := true;

begin

-- Check outputs T_STROBE time after rising edge of clock

wait until rising_edge(aclk);

wait for T_STROBE;

-- Do not check the output payload values, as this requires the behavioral model

-- which would make this demonstration testbench unwieldy.

-- Instead, check the protocol of the data master channel:

-- check that the payload is valid (not X) when TVALID is high

if m_axis_data_tvalid = ’1‘ then

if is_x(m_axis_data_tdata) then

report “ERROR: m_axis_data_tdata is invalid when m_axis_data_tvalid is high” severity error;

check_ok := false;

end if;

end if;

assert check_ok

report “ERROR: terminating test with failures.” severity failure;

end process check_outputs;

-----------------------------------------------------------------------

-- Assign TDATA fields to aliases, for easy simulator waveform viewing

-----------------------------------------------------------------------

-- Phase slave channel alias signals

s_axis_phase_tdata_inc 《= s_axis_phase_tdata(31 downto 0);

-- Data master channel alias signals: update these only when they are valid

m_axis_data_tdata_cosine 《= m_axis_data_tdata(15 downto 0) when m_axis_data_tvalid = ’1‘;

m_axis_data_tdata_sine 《= m_axis_data_tdata(31 downto 16) when m_axis_data_tvalid = ’1‘;

end tb;

利用软件给的测试平台仿真如下:

Vivado软件仿真DDS核的过程中应该注意的问题

发现用他的仿真平台是正确的,通过对比发现,模板的仿真平台的valid信号是在仿真后有数个clock才有效。于是自己修改自己的测试平台,加入一个rst信号,让仿真运行起来后10clock后在进行工作。修改后的测试平台代码如下:

`timescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////

// Company:

// Engineer:

//

// Create Date: 2017/10/14 14:43:25

// Design Name:

// Module Name: Signal_DDS_tb

// Project Name:

// Target Devices:

// Tool Versions:

// Description:

//

// Dependencies:

//

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

//

//////////////////////////////////////////////////////////////////////////////////

module Signal_DDS_tb(

);

parameter PERIOD=10;

reg CLK=0;

always begin

#(PERIOD/2) CLK=~CLK;

end

reg rst=1’d1;

reg [4:0] rst_cnt = 4‘d0;

always @ (posedge CLK)

begin

if(rst_cnt《= 4’d9)begin

rst_cnt 《= rst_cnt +1‘d1;

end

else begin

rst_cnt 《= rst_cnt;

end

end

always @ (posedge CLK)

begin

if(rst_cnt==10)begin

rst 《= 1’d0;

end

else begin

rst 《= rst;

end

end

reg s_axis_phase_tvalid = 1‘d0;

reg [31:0] s_axis_phase_tdata = 32’d0;

wire m_axis_data_tvalid;

wire [31:0] m_axis_data_tdata;

always @ (posedge CLK)

begin

if(rst == 0)begin

s_axis_phase_tvalid 《= 1‘d1;

s_axis_phase_tdata 《= 32’d42949673;

end

else begin

s_axis_phase_tvalid 《= 1‘d0;

s_axis_phase_tdata 《= 32’d0;

end

end

DDS_Signal DDS_Signal_inst (

.aclk (CLK ), // input wire aclk

.s_axis_phase_tvalid (s_axis_phase_tvalid ), // input wire s_axis_phase_tvalid

.s_axis_phase_tdata (s_axis_phase_tdata ), // input wire [31 : 0] s_axis_phase_tdata

.m_axis_data_tvalid (m_axis_data_tvalid ), // output wire m_axis_data_tvalid

.m_axis_data_tdata (m_axis_data_tdata ) // output wire [31 : 0] m_axis_data_tdata

);

endmodule

修改代码后仿真的结果:

Vivado软件仿真DDS核的过程中应该注意的问题

至此,找到问题原因。得出结论:现在仿真软件做的都尽可能的接近实际情况,在实际的电路中IP核要正常工作需要消耗一定的clock,所以以后在对IP进行仿真时需要加入rst信号即要仿真运行数个clock后再对IP核进行操作。

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干货!三分钟教会你借助仿真研究无线能量传输

无线能量传输(WPT) 是指发射和接收单元之间的能量传输,这项技术主要用于对电子设备进行无线充电,比...

发表于 2018-05-17 15:06 ? 321次阅读
干货!三分钟教会你借助仿真研究无线能量传输

工业仿真软件技术与产业发展趋势分析

工业仿真技术作为工业生产制造中必不可少的首要环节,已经被世界上众多企业广泛地应用到工业各个领域中。随...

发表于 2018-05-17 14:49 ? 537次阅读
工业仿真软件技术与产业发展趋势分析

STM32的AD9854 DDS??榈魇宰芙?/a>

本文首先介绍了DDS的基本原理和特点,其次介绍了DDS芯片AD9854的概念,最后详细介绍了STM3...

发表于 2018-05-16 16:43 ? 551次阅读
STM32的AD9854 DDS??榈魇宰芙? /></a>
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三相SPWM逆变器的调制建模和仿真详解

本文利用MATLAB/Simulink为SPWM逆变电路建立系统仿真模型,并对其输出特性进行仿真分析...

发表于 2018-05-15 09:40 ? 1017次阅读
三相SPWM逆变器的调制建模和仿真详解

COMSOL几何、仿真模型及电容量预测

科技的进步需要相关设备具有更好的性能,仿真为此类设备的分析和优化提供了一种有效途径,并进一步促进了产...

发表于 2018-05-03 08:52 ? 1248次阅读
COMSOL几何、仿真模型及电容量预测

Vivado技巧:.dcp 文件代替 .xci ...

早在2017年1月初,我们宣布Xilinx IP目录中的所有IP使用xci和xcix格式的文件,这已...

发表于 2018-05-02 08:50 ? 222次阅读
Vivado技巧:.dcp 文件代替 .xci ...

直接数字频率合成知识点汇总(原理_组成_优缺点_...

本文开始介绍了直接数字频率合成的概念与原理,其次介绍了直接数字频率合成优缺点与构成,最后介绍了直接数...

发表于 2018-04-28 16:44 ? 821次阅读
直接数字频率合成知识点汇总(原理_组成_优缺点_...

基于单片机的直接数字频率合成详解

频率合成技术迄今已经历了三代:直接频率合成技术、锁相环频率合成技术、直接数字式频率合成技术。直接数字...

发表于 2018-04-28 09:24 ? 289次阅读
基于单片机的直接数字频率合成详解

除了是一款离线仿真调试软件 RobotStud...

感谢关注机器人博览国内最具影响力的集机器人/VR/AI产业研究、行业资讯、前言技术为一体的垂直领域服...

发表于 2018-04-27 16:44 ? 2031次阅读
除了是一款离线仿真调试软件  RobotStud...

工业物联网采用的云端解决方案_从云端转向雾计算

工业物联网(IIoT)将原本独立编程的各种装置,全结合在同一个智能网络系统。这些系统通常具备实时运算...

发表于 2018-04-26 03:42 ? 489次阅读
工业物联网采用的云端解决方案_从云端转向雾计算

航电总线仿真实验和测试方案

总线仿真与测试系统能够对计算机通道的所有ARINC429、MIL-STD-1553、AFDX总线信号...

发表于 2018-04-23 09:48 ? 282次阅读
航电总线仿真实验和测试方案

vivado中的IP调用 vivado HLS的...

由目标运动引起的运动变化区域包括运动目标在前后两帧中的共同位置(图中黑色区域)、在当前帧中新显露出的...

发表于 2018-04-20 20:26 ? 434次阅读
vivado中的IP调用 vivado HLS的...

威尔金森型功分器仿真实验

使用Ansoft Designer仿真威尔金森型功分器的经验总结 由于项目需要,想设计一个威尔金森型...

发表于 2018-04-17 15:16 ? 292次阅读
威尔金森型功分器仿真实验

基于嵌入式系统的硬件仿真调试

未经彻底测试的硬件设计不可避免地导致返工,增加设计成本并延长布局流程的网表交付时间,并最终延迟上市时...

发表于 2018-04-12 16:31 ? 146次阅读
基于嵌入式系统的硬件仿真调试

Vivado之TCL脚本语言基本语法介绍

TCL脚本语言 Tcl(Tool Command Language)是一种很通用的脚本语言,它几乎在...

发表于 2018-04-11 12:09 ? 287次阅读
Vivado之TCL脚本语言基本语法介绍

Multisim7.0特点及在发动机驱动设计及仿...

Multisim7.0特点及在发动机驱动设计及仿真的应用 在电子电路设计的初级阶段,电子工程师为了验...

发表于 2018-04-05 08:03 ? 492次阅读
Multisim7.0特点及在发动机驱动设计及仿...

Simulink的仿真速度加快的四种技巧

首先是模型的搭建问题。在Simulink环境中建模时,以s域的表达式进行建模时问题要少一些,增大误差...

发表于 2018-03-28 14:54 ? 897次阅读
Simulink的仿真速度加快的四种技巧

Veloce仿真环境下的SoC端到端硬件加速器功...

很多人认为硬件加速器无非是一种速度更快的仿真器而已。毫无疑问,由于硬件加速器使用物理硬件进行仿真,使...

发表于 2018-03-28 14:50 ? 154次阅读
Veloce仿真环境下的SoC端到端硬件加速器功...

双口RAM概述及Vivado RAM IP核应用

双口RAM概述 双口RAM(dual port RAM)在异构系统中应用广泛,通过双口RAM,不同硬...

发表于 2018-03-21 13:34 ? 911次阅读
双口RAM概述及Vivado RAM IP核应用

DDS+PLL频率合成技术与应用

在现代电子测量、雷达、通信系统、电子对抗等技术领域中,具有频率范围宽,分辨率高,转换快速的多种模式的...

发表于 2018-03-17 11:18 ? 643次阅读
DDS+PLL频率合成技术与应用

传统PWM控制器的控制模型和仿真(反激、正激、半...

对于传统的 PWM 模式控制器,比如 UC384X 系列,能非常好的应用在反激和正激拓扑的控制上。电...

发表于 2018-02-23 11:44 ? 671次阅读
传统PWM控制器的控制模型和仿真(反激、正激、半...

详细介绍定时器和定时器中断

在测量控制系统中,常常需要实时时钟,以实现定时控制、定时测量或定时中断等。也常需要计数器以实现对外部...

发表于 2018-02-09 14:00 ? 1818次阅读
详细介绍定时器和定时器中断

盘点Matlab通信仿真的常用函数

信源函数 randerr 产生比特误差样本 randint 产生均匀分布的随机整数矩阵 ...

发表于 2018-02-08 09:38 ? 2128次阅读
盘点Matlab通信仿真的常用函数

工业机器人虚拟仿真软件是一个很好的工业机器人入门...

工业机器人虚拟仿真软件主流有:ABB公司的Robotstudio、FANUC公司的Roboguide...

发表于 2018-02-07 15:32 ? 3110次阅读
工业机器人虚拟仿真软件是一个很好的工业机器人入门...

Cadence-V16.5-安装破解说明及具体步...

由于skill 语言提供编程接口甚至与C 语言的接口,所以可以以Cadence 为平台进行扩展用户,...

发表于 2018-02-07 10:42 ? 2669次阅读
Cadence-V16.5-安装破解说明及具体步...

图文解析使用Modelsim进行仿真工作

怎么样,通过这个简单的工程,大家是不是掌握了使用Quartus II进行工程创建、设计文本创...

发表于 2018-02-07 08:51 ? 2474次阅读
图文解析使用Modelsim进行仿真工作

研究了高速PCB设计中出现的电源完整性问题 ,并...

随着半导体工艺的发展,在电子系统高功耗、高密度、高速、大电流和低电压的发展趋势下,高速 PCB设计领...

发表于 2018-02-07 08:32 ? 2782次阅读
研究了高速PCB设计中出现的电源完整性问题 ,并...

应用Buck TL变换器的新整流方案可减小输出电...

介绍了Buck三电平变换器的工作原理,对其进行参数设计和控制方法分析,并搭建了Matlab/Simu...

发表于 2018-02-03 09:35 ? 1626次阅读
应用Buck TL变换器的新整流方案可减小输出电...

介绍利用Keil的软件仿真功能来实现51单片机串...

下面介绍一种利用Keil的软件仿真功能来实现51单片机串口调试用户程序的方法。使用这种方法,无需任何...

发表于 2018-02-03 09:16 ? 3693次阅读
介绍利用Keil的软件仿真功能来实现51单片机串...

介绍了一种基于LLC谐振变换器的数字充电方案

提出了一种定频移相控制LLC谐振变换器的数字充电设计方案。在对其拓扑结构原理分析的基础上,完成对主电...

发表于 2018-02-02 11:16 ? 1651次阅读
介绍了一种基于LLC谐振变换器的数字充电方案

为什么设计复杂系统如此之难?浅谈利用仿真攻克汽车...

当今汽车行业所面临的挑战与电信行业十多年前所经历的类似?;旌隙Φ缍岛腿剂系绯仄档刃录际跻泊俳?..

发表于 2018-02-02 05:23 ? 329次阅读
为什么设计复杂系统如此之难?浅谈利用仿真攻克汽车...

提出了一种60GHz CMOS射频芯片嵌入式偶极...

本文提出了一种60GHz CMOS射频芯片嵌入式偶极子天线。在这种射频芯片嵌入式天线的设计中采用了带...

发表于 2018-02-01 16:26 ? 1790次阅读
提出了一种60GHz CMOS射频芯片嵌入式偶极...

通过改进算法对光伏组件内部参数进行准确辨识,并对...

本文通过改进算法对光伏组件内部参数进行了准确辨识,将光伏组件仿真模型和实际环境下的实测数据进行了参数...

发表于 2018-01-31 11:23 ? 2746次阅读
通过改进算法对光伏组件内部参数进行准确辨识,并对...

平面低通滤波器的简介与设计方法解析

随着现在微波链路越来越高频化,小型化,直接在链路中集成低通的现象越来越普遍。同时很多芯片化的低通也大...

发表于 2018-01-30 17:19 ? 2250次阅读
平面低通滤波器的简介与设计方法解析

电源完整性仿真的必要性以及仿真内容解析

电源完整性(PI,PowerIntegrity)就是为板级系统提供一个稳定可靠的电源分配系统(PDS...

发表于 2018-01-30 16:25 ? 1938次阅读
电源完整性仿真的必要性以及仿真内容解析

仿真的发展历程以及目前现状

只有我们这种中老年人会一把眼泪一把鼻涕的写这段内容。1999年我大学毕业,那个年代学的是FORTRA...

发表于 2018-01-30 14:25 ? 2787次阅读
仿真的发展历程以及目前现状

设计了一种工作在5g毫米波的天线列阵并进行了仿真

用于5G移动终端的宽带毫米波阵列天线。

发表于 2018-01-30 09:49 ? 1867次阅读
设计了一种工作在5g毫米波的天线列阵并进行了仿真

6款功能特色各异的电路仿真软件,你都用过哪几款?

电路仿真,顾名思义就是设计好的电路图通过仿真软件进行实时模拟,模拟出实际功能,然后通过其分析改进,从...

发表于 2018-01-29 16:45 ? 10234次阅读
6款功能特色各异的电路仿真软件,你都用过哪几款?

用传输线等效模型推出双层加载电路板矩形腔体屏蔽效...

本文用传输线等效模型推出双层加载电路板矩形腔体屏蔽效能的计算公式,通过仿真验证了公式的正确性,并得出...

发表于 2018-01-23 16:35 ? 1782次阅读
用传输线等效模型推出双层加载电路板矩形腔体屏蔽效...

仿真是通信系统模拟的最佳手段

利用模型复现实际系统中发生的本质过程,并通过对系统模型的实验来研究存在的或设计中的系统,又称模拟。这...

发表于 2018-01-22 17:10 ? 1522次阅读
仿真是通信系统模拟的最佳手段

机器人自动化工程项目方案设计包括的6个步骤解析

机器人自动化项目是一个系统工程,其中设计是前提、是灵魂、是项目工程成败的关键。力生自动化的机器人自动...

发表于 2018-01-18 14:41 ? 1776次阅读
机器人自动化工程项目方案设计包括的6个步骤解析

计数器74LS161的Multisim仿真

本文主要介绍了计数器74LS161的Multisim仿真。74LS161是具有异步置零、计数、预置数...

发表于 2018-01-17 18:19 ? 2719次阅读
计数器74LS161的Multisim仿真

分析提取S参数需要注意的细节 保证仿真可以准确的...

在高速数字领域,我们常将发射端与接收之间的电气部分称为通道。通道性能是影响信号质量的关键因素之一。我...

发表于 2018-01-16 15:47 ? 2753次阅读
分析提取S参数需要注意的细节 保证仿真可以准确的...

CAD仿真软件介绍_4种电子电路CAD仿真软件比...

本文为大家介绍ELECTRONICS WORKBENCH(EWB)、Multisim 11.0、De...

发表于 2018-01-15 14:22 ? 4891次阅读
CAD仿真软件介绍_4种电子电路CAD仿真软件比...

仿真时不能在程序中强制的4点原因解析

1、诊断缓冲区:不能支持所有写入诊断缓冲区的错误信息。例如,CPU的电池电量不足的消息或EEPRON...

发表于 2018-01-13 09:45 ? 1224次阅读
仿真时不能在程序中强制的4点原因解析

Xilinx Vivado HLS中Floati...

尽管通常Fixed-Point(定点)比Floating-Point(浮点)算法的FPGA实现要更快...

发表于 2018-01-12 05:43 ? 533次阅读
Xilinx Vivado HLS中Floati...

buck变换器介绍_buck变换器matlab仿...

BUCK 电路是一种降压斩波器,降压变换器输出电压平均值UO 总是小于输入电压Ui。通常电感中的电流...

发表于 2018-01-10 11:16 ? 973次阅读
buck变换器介绍_buck变换器matlab仿...

十字路口交通灯控制电路系统的Multisim仿真...

本文主要介绍了十字路口交通灯控制电路系统的Multisim仿真设计。城市道路车流量大,容易造成“堵车...

发表于 2018-01-09 09:34 ? 4139次阅读
十字路口交通灯控制电路系统的Multisim仿真...

如何搭建SoC项目的基本流程

我在论坛上写过一个?!度绾未罱⊿oC项目的基本Testbench(我的流程)》,这里挑重要的和有改变...

发表于 2018-01-05 10:20 ? 1763次阅读
如何搭建SoC项目的基本流程
  • 安徽国资委变相“输血” 江淮汽车拟进军融资租赁市场 2018-12-10
  • 惊艳卢浮宫小牛电动发布新款电动车惊艳卢浮宫小牛电动发布新款电动车-手机行情 2018-12-10
  • 养老金体系补短板系列政策将出 2018-12-09
  • 欧美同学会首届数字经济与人工智能大会将在成都召开 2018-12-09
  • 【聚焦军博会】216个代表团2037个项目将亮相军博会 11大军工集团全部参展 2018-12-09
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